杭州PCB抄板公司-緯亞電子訊：PCB分層堆疊設計控制EMI輻射

電源匯流排

電磁屏蔽

PCB堆疊

多電源層的設計

總結

作者：Rick Hartley
高級PCB硬體工程師
Applied Innovation Inc.

解決EMI問題的辦法很多，現代的EMI抑制方法包括：利用EMI抑制涂層、選用合適的EMI抑制零配件和EMI仿真設計等。本文從基本的PCB布板出發(fā)，討論PCB分層堆疊在控制EMI輻射中的作用和設計技巧。

電源匯流排

在IC的電源引腳附近合理地安置適當容量的電容，可使IC輸出電壓的跳變來得更快。然而，問題并非到此為止。由於電容呈有限頻率響應的特性，這使得電容無法在全頻帶上生成干凈地驅動IC輸出所需要的諧波功率。除此之外，電源匯流排上形成的瞬態(tài)電壓在去耦路徑的電感兩端會形成電壓降，這些瞬態(tài)電壓就是主要的共模EMI干擾源。我們應該怎麼解決這些問題？

就我們電路板上的IC而言，IC周圍的電源層可以看成是優(yōu)良的高頻電容器，它可以收集為干凈輸出提供高頻能量的分立電容器所泄漏的那部份能量。此外，優(yōu)良的電源層的電感要小，從而電感所合成的瞬態(tài)信號也小，進而降低共模EMI。杭州PCB|杭州smt

當然，電源層到IC電源引腳的連線必須盡可能短，因為數位信號的上升沿越來越快，好是直接連到IC電源引腳所在的焊盤上，這要另外討論。

為了控制共模EMI，電源層要有助於去耦和具有足夠低的電感，這個電源層必須是一個設計相當好的電源層的配對。有人可能會問，好到什麼程度才算好？問題的答案取決於電源的分層、層間的材料以及工作頻率(即IC上升時間的函數)。通常，電源分層的間距是6mil，夾層是FR4材料，則每平方英寸電源層的等效電容約為75pF。顯然，層間距越小電容越大。

上升時間為100到300ps的器件并不多，但是按照目前IC的發(fā)展速度，上升時間在100到300ps范圍的器件將占有很高的比例。對於100到300ps上升時間的電路，3mil層間距對大多數應用將不再適用。那時，有必要采用層間距小於1mil的分層技術，并用介電常數很高的材料代替FR4介電材料。現在，陶瓷和加陶塑料可以滿足100到300ps上升時間電路的設計要求。

盡管未來可能會采用新材料和新方法，但對於今天常見的1到3ns上升時間電路、3到6mil層間距和FR4介電材料，通常足夠處理高端諧波并使瞬態(tài)信號足夠低，就是說，共模EMI可以降得很低。本文給出的PCB分層堆疊設計實例將假定層間距為3到6mil。

電磁屏蔽

從信號走線來看，好的分層策略應該是把所有的信號走線放在一層或若干層，這些層緊挨著電源層或接地層。對於電源，好的分層策略應該是電源層與接地層相鄰，且電源層與接地層的距離盡可能小，這就是我們所講的“分層＂策略。

PCB堆疊

什麼樣的堆疊策略有助於屏蔽和抑制EMI？以下分層堆疊方案假定電源電流在單一層上流動，單電壓或多電壓分布在同一層的不同部份。多電源層的情形稍後討論。

4層板

4層板設計存在若干潛在問題。首先，傳統(tǒng)的厚度為62mil的四層板，即使信號層在外層，電源和接地層在內層，電源層與接地層的間距仍然過大。

如果成本要求是一位的，可以考慮以下兩種傳統(tǒng)4層板的替代方案。這兩個方案都能改善EMI抑制的性能，但只適用於板上元件密度足夠低和元件周圍有足夠面積(放置所要求的電源覆銅層)的場合。

一種為首選方案，PCB的外層均為地層，中間兩層均為信號/電源層。信號層上的電源用寬線走線，這可使電源電流的路徑阻抗低，且信號微帶路徑的阻抗也低。從EMI控制的角度看，這是現有的佳4層PCB結構。二種方案的外層走電源和地，中間兩層走信號。該方案相對傳統(tǒng)4層板來說，改進要小一些，層間阻抗和傳統(tǒng)的4層板一樣欠佳。

如果要控制走線阻抗，上述堆疊方案都要非常小心地將走線布置在電源和接地鋪銅島的下邊。另外，電源或地層上的鋪銅島之間應盡可能地互連在一起，以確保DC和低頻的連接性。

6層板

如果4層板上的元件密度比較大，則好采用6層板。但是，6層板設計中某些疊層方案對電磁場的屏蔽作用不夠好，對電源匯流排瞬態(tài)信號的降低作用甚微。下面討論兩個實例。

一例將電源和地分別放在2和5層，由於電源覆銅阻抗高，對控制共模EMI輻射非常不利。不過，從信號的阻抗控制觀點來看，這一方法卻是非常正確的。

二例將電源和地分別放在3和4層，這一設計解決了電源覆銅阻抗問題，由於1層和6層的電磁屏蔽性能差，差模EMI增加了。如果兩個外層上的信號線數量少，走線長度很短(短於信號高諧波波長的1/20)，則這種設計可以解決差模EMI問題。將外層上的無元件和無走線區(qū)域鋪銅填充并將覆銅區(qū)接地(每1/20波長為間隔)，則對差模EMI的抑制特別好。如前所述，要將鋪銅區(qū)與內部接地層多點相聯(lián)。

通用高性能6層板設計一般將1和6層布為地層，3和4層走電源和地。由於在電源層和接地層之間是兩層居中的雙微帶信號線層，因而EMI抑制能力是優(yōu)異的。該設計的缺點在於走線層只有兩層。前面介紹過，如果外層走線短且在無走線區(qū)域鋪銅，則用傳統(tǒng)的6層板也可以實現相同的堆疊。

另一種6層板布局為信號、地、信號、電源、地、信號，這可實現高級信號完整性設計所需要的環(huán)境。信號層與接地層相鄰，電源層和接地層配對。顯然，不足之處是層的堆疊不平衡。

這通常會給加工制造帶來麻煩。解決問題的辦法是將3層所有的空白區(qū)域填銅，填銅後如果3層的覆銅密度接近於電源層或接地層，這塊板可以不嚴格地算作是結構平衡的電路板。填銅區(qū)必須接電源或接地。連接過孔之間的距離仍然是1/20波長，不見得處處都要連接，但理想情況下應該連接。

10層板

由於多層板之間的絕緣隔離層非常薄，所以10或12層的電路板層與層之間的阻抗非常低，只要分層和堆疊不出問題，完全可望得到優(yōu)異的信號完整性。要按62mil厚度加工制造12層板，困難比較多，能夠加工12層板的制造商也不多。

由於信號層和回路層之間總是隔有絕緣層，在10層板設計中分配中間6層來走信號線的方案并非佳。另外，讓信號層與回路層相鄰很重要，即板布局為信號、地、信號、信號、電源、地、信號、信號、地、信號。

這一設計為信號電流及其回路電流提供了良好的通路。恰當的布線策略是，1層沿X方向走線，3層沿Y方向走線，4層沿X方向走線，以此類推。直觀地看走線，1層1和3層是一對分層組合，4層和7層是一對分層組合，8層和10層是後一對分層組合。當需要改變走線方向時，1層上的信號線應藉由“過孔＂到3層以後再改變方向。實際上，也許并不總能這樣做，但作為設計概念還是要盡量遵守。

同樣，當信號的走線方向變化時，應該藉由過孔從8層和10層或從4層到7層。這樣布線可確保信號的前向通路和回路之間的耦合緊。例如，如果信號在1層上走線，回路在2層且只在2層上走線，那麼1層上的信號即使是藉由“過孔＂轉到了3層上，其回路仍在2層，從而保持低電感、大電容的特性以及良好的電磁屏蔽性能。

如果實際走線不是這樣，怎麼辦？比如1層上的信號線經由過孔到10層，這時回路信號只好從9層尋找接地平面，回路電流要找到近的接地過孔(如電阻或電容等元件的接地引腳)。如果碰巧附近存在這樣的過孔，則真的走運。假如沒有這樣近的過孔可用，電感就會變大，電容要減小，EMI一定會增加。

當信號線必須經由過孔離開現在的一對布線層到其他布線層時，應就近在過孔旁放置接地過孔，這樣可以使回路信號順利返回恰當的接地層。對於4層和7層分層組合，信號回路將從電源層或接地層(即5層或6層)返回，因為電源層和接地層之間的電容耦合良好，信號容易傳輸。

多電源層的設計

如果同一電壓源的兩個電源層需要輸出大電流，則電路板應布成兩組電源層和接地層。在這種情況下，每對電源層和接地層之間都放置了絕緣層。這樣就得到我們期望的等分電流的兩對阻抗相等的電源匯流排。如果電源層的堆疊造成阻抗不相等，則分流就不均勻，瞬態(tài)電壓將大得多，并且EMI會急劇增加。

如果電路板上存在多個數值不同的電源電壓，則相應地需要多個電源層，要牢記為不同的電源創(chuàng)建各自配對的電源層和接地層。在上述兩種情況下，確定配對電源層和接地層在電路板的位置時，切記制造商對平衡結構的要求。

總結

鑒於大多數工程師設計的電路板是厚度62mil、不帶盲孔或埋孔的傳統(tǒng)印制電路板，本文關於電路板分層和堆疊的討論都局限於此。厚度差別太大的電路板，本文推薦的分層方案可能不理想。此外，帶盲孔或埋孔的電路板的加工制程不同，本文的分層方法也不適用。

電路板設計中厚度、過孔制程和電路板的層數不是解決問題的關鍵，優(yōu)良的分層堆疊是保證電源匯流排的旁路和去耦、使電源層或接地層上的瞬態(tài)電壓小并將信號和電源的電磁場屏蔽起來的關鍵。理想情況下，信號走線層與其回路接地層之間應該有一個絕緣隔離層，配對的層間距(或一對以上)應該越小越好。根據這些基本概念和原則，才能設計出總能達到設計要求的電路板。現在，IC的上升時間已經很短并將更短，本文討論的技術對解決EMI屏蔽問題是必不可少的。

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