高速PCB設(shè)計(jì)中的串繞既可以是由互電感產(chǎn)生的磁場耦合引起的，也可以是由互電容產(chǎn)生的電場耦合引起的。圖1是兩種耦合傳輸線串?dāng)_的模型，其中近端串?dāng)_是指在被干擾線上靠近干擾線驅(qū)動器的串?dāng)_，遠(yuǎn)端串?dāng)_是指被干擾線上靠近干擾線接收端的串?dāng)_。

　　

　　磁場(感性)和電場(容性)串?dāng)_模型圖

　　

　　感性耦合是由于干擾源上的電流變化產(chǎn)生的磁場在被干擾對象上引起感應(yīng)電壓從而導(dǎo)致的干擾。圖1中線路ab上傳輸信號的磁場在線路cd上感應(yīng)出電壓，可以把干擾線看作變壓器的一次側(cè)，把被干擾線看作變壓器的二次側(cè)，被干擾線產(chǎn)生的電流在近端負(fù)載電阻和遠(yuǎn)端負(fù)載電阻中流動。由互感耦合引起的各點(diǎn)波形如圖2(a)所示，圖2中Tp為傳輸線的延遲時間，Tr為驅(qū)動信號的上升時間。由圖2(a)可知遠(yuǎn)端耦合產(chǎn)生一個負(fù)脈沖，其脈沖寬度為Tr，近端耦合存2TP時間展開，其幅度不變，但它們耦合串?dāng)_的總面積相等。串?dāng)_耦合總面積大小與LM(dIs/dt)、耦合長度成正比。

　　

　　容性耦合是由于干擾源上的電壓變化在被干擾對象上引起感應(yīng)電流從而導(dǎo)致的干擾。由互容耦合引起的各點(diǎn)波形如圖2(b)所示，與互感耦合不同的地方是遠(yuǎn)端耦合為正脈沖。其耦合串?dāng)_面積大小與CM[(dv/dt)、耦合長度成正比。

　　

　　感性與容性共同耦合的串?dāng)_，實(shí)質(zhì)是兩種耦合串?dāng)_疊加的結(jié)果。由圖2可知，電感耦合和電容耦合串?dāng)_都試圖在近端d加強(qiáng)它們的效果(它們在d點(diǎn)的極性相同)，而在遠(yuǎn)端c試圖抵消彼此的效果(它們在c點(diǎn)的極性相反)。近端串?dāng)_脈沖的幅度大小是常數(shù)，而脈沖寬度由耦合區(qū)域表示的傳播時間Tp的2倍。遠(yuǎn)端脈沖的寬度大約為干擾線上脈沖的上升時間Tr，幅度大小隨著耦合長度的增大而加大。正常條件下，在一個完整平面上，感性和容性的串?dāng)_電壓大小基本相等，在PCB線路中帶狀線電路具有很好的感性和容性耦合平衡性，其遠(yuǎn)端串?dāng)_??；對于微帶線路，與串?dāng)_相關(guān)的電場大部分穿過空氣，而不是其他的絕緣材料，因此容性串?dāng)_比感性串小，導(dǎo)致其遠(yuǎn)端耦合是一個負(fù)數(shù)。如果串?dāng)_是主要面對的問題，那么就把所有的敏感走線都布置成帶狀線。

　　

　　互感和互容耦合串?dāng)_波形圖

　　

　　串?dāng)_對系統(tǒng)的影響一般都是負(fù)面的，在高密度復(fù)雜PCB設(shè)計(jì)中不可能完全避免串?dāng)_。為減少串?dāng)_，基本的就是讓干擾源網(wǎng)絡(luò)與被干擾網(wǎng)絡(luò)之間的耦合越小越好。我們在系統(tǒng)設(shè)計(jì)中就應(yīng)該在考慮不影響系統(tǒng)其它性能的情況下，選擇適當(dāng)?shù)姆椒▉砹η蟠當(dāng)_的小化。結(jié)合上面的分析，解決串?dāng)_問題主要從以下幾個方面考慮：

　　

　　在布線條件允許的條件下，盡可能拉大傳輸線間的距離；或者盡可能地減少相鄰傳輸線間的平行長度(累積平行長度)，好是在不同層間走線；

　　

　　在確保信號時序的情況下，盡可能選擇轉(zhuǎn)換速度低的器件，使電場與磁場的變化速率變慢，從而降低串?dāng)_；

　　

　　相鄰兩層的信號層(無平面層隔離)走線方向應(yīng)該垂直，盡量避免平行走線以減少層間的串?dāng)_；